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/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / misc-part1 / 2502 < prev    next >
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Text File  |  1996-08-05  |  2.1 KB  |  40 lines
  1. Newsgroups: comp.sys.amiga.misc,comp.sys.amiga.hardware,comp.sys.amiga.advocacy
  2. Path: wombat.hanse.de!root
  3. From: root@wombat.hanse.de (Bernd "Bernie" Meyer)
  4. Subject: Re: Motorola pricelist (was RE: CPU MHz in A1200+)
  5. Organization: Private uucp site lost in the voids of the black hole Germany is in the Internet
  6. Message-ID: <DLIBvw.7y2@wombat.hanse.de>
  7. References: <wfblanDKJ8Cw.1tn@netcom.com> <4car2m$76h@serpens.rhein.de> <DKtn25.MEC@news.zippo.com> <4cq2ui$j16@serpens.rhein.de> <4ctpl6$12h@dole.uninett.no> <4d0kep$ab6@murphy.servtech.com> <4d1dj9$cmd@serpens.rhein.de> <4d998s$1t8@murphy.servtech.com> <wfblanDL65sp.H0w@netcom.com> <4de3gc$jqq@hyperion.mfltd.co.uk> <wfblanDLFz6q.2EC@netcom.com>
  8. Date: Sun, 21 Jan 1996 01:23:56 GMT
  9.  
  10. wfblan@netcom.com (Wells Fargo Bank) writes:
  11.  
  12. >On a different reply, someone seemed to indicate that at 33MHz, 30ns RAM is
  13. >really 'needed'.  In strict theory, without a 'real world' situation, this
  14. >is of course true.  However, when you have to factor in the workings of your
  15. >computer, layers, intuition, BIOS, and whatever else interacts and sets
  16. >between your CPU and RAM, this goes down to the 70ns/60ns arena.
  17.  
  18. Even in a "real world" situation, this is absolutely 100% true. Why do you
  19. think a 486/33 takes 4 clock cycles per burst for the first access to main
  20. memory? Certainly not because of "intuition, BIOS and whatever else". No,
  21. simply because the RAM doesn't give back the values any earlier.
  22.  
  23. A further point for this argument is that the cache _is_ in the 15-25ns
  24. area (which is 30ns minus "workings of the computer, layers" [which make
  25. the time that is left for the memory shorter, not longer]). And cache
  26. typically gets accessed in a 1-1-1-1 burst.
  27.  
  28. On a Pentium with 66MHz external clock, the first access to the cache is
  29. taking two clock cycles. Subsequent burst accesses are anticipated and served
  30. in a single clock cycle. This, of course, only if you have pipelined burst
  31. cache....
  32.  
  33. Bernie
  34.  
  35.  
  36. -- 
  37. ==============================================================================
  38. I'm using an experimental version of "nn" to read news. So if anything seems
  39. strange about the headers of this mail or post, please inform me. Thanks!
  40.